静态时序分析

静态时序分析（STA）是一种计算同步数字电路预期时序的仿真方法，不需要对整个电路进行仿真。传统上，高性能集成电路的特点是以其运行的时钟频率为标准。衡量一个电路在指定速度下运行的能力，需要在设计过程中测量它在许多步骤上的延迟。此外，延迟计算必须被纳入设计的各个阶段的时序优化器的内循环中，如逻辑综合、布局（放置和布线），以及在设计周期后期进行的原位优化。虽然这种时序测量理论上可以用严格的电路仿真来进行，但这种方法很可能太慢而不实用。静态时序分析在促进快速和合理准确地测量电路时序方面发挥了重要作用。速度的提高来自于对简化时序模型的使用，以及对电路中逻辑交互作用的大部分忽略。在过去的几十年里，这已经成为设计的主流。最早的静态时序方法的描述之一是基于1966年的程序评估和审查技术（PERT）。更现代的版本和算法出现在1980年代早期。

关键路径被定义为输入和输出之间具有最大延迟的路径。一旦通过下面列出的技术之一计算出电路时序，就可以通过回溯方法轻松找到关键路径。信号的到达时间是指信号到达某一点所经过的时间。参考，或时间0.0，通常被当作时钟信号的到达时间。为了计算到达时间，将需要对路径中的所有部件进行延迟计算。到达时间，实际上在时序分析中几乎所有的时间，通常被保留为一对值--信号可能变化的最早时间和最新时间。另一个有用的概念是所需时间。这是一个信号可以到达的最晚时间，而不会使时钟周期超过预期。所需时间的计算过程如下：在每个主输出端，根据提供给电路的规格设定上升/下降的所需时间。​与每个连接相关的松弛是所需时间和到达时间之间的差。某个节点的正松弛s意味着该节点的到达时间可以增加s，而不影响电路的整体延迟。相反，负的松弛意味着一个路径太慢，如果整个电路要以期望的速度工作，就必须加快路径的速度（或延迟参考信号）。角落和STA很多时候，设计者会想在许多条件下对他们的设计进行鉴定。一个电子电路的行为往往取决于其环境中的各种因素，如温度或局部电压变化。在这种情况下，要么STA需要针对不止一个这样的条件集进行，要么STA必须准备好每个元件可能的延迟范围，而不是单一的值。通过适当的技术，条件变化的模式被描述出来，其极端情况被记录下来。每个极端条件可以被称为角落。

在一个同步数字系统中，数据应该是同步移动的，在时钟信号的每一个刻度上推进一个阶段。这是通过诸如触发器或锁存器等同步元件来实现的，这些元件在时钟指示下将其输入复制到其输出。在这样一个系统中，只有两种时间错误是可能的。最大时间违反，当一个信号到达得太晚，错过了它应该前进的时间。这些通常被称为设置违规/检查，实际上是最大时间违规的一个子集，涉及到同步路径上的周期转换。最小时间违规，当输入信号在时钟的有效转换后过早地改变。这些更常见的是保持违规/检查，实际上是同步路径中最小时间违规的一个子集。由于许多原因，信号到达的时间可能不同。输入数据可能不同，电路可能执行不同的操作，温度和电压可能改变，每个部分的确切结构也有制造上的差异。静态时序分析的主要目标是验证尽管有这些可能的变化，所有的信号都不会过早或过晚到达，因此可以保证电路的正常运行。由于STA能够验证每条路径，它可以检测到其他问题，如故障、慢速路径和时钟歪斜。